2.5DIC集成在宽I/O接口领域的实际应用

文章来源：学习那些事

原文作者：前路漫漫

本文介绍了集成电路封装在宽I/O接口领域中的2.5DIC集成技术。

概述

2.5DIC集成在宽I/O接口领域有着重要的实际应用，其核心结构由一块采用TSV（硅通孔）技术的无源硅片，以及未采用TSV技术的高性能、高密度IC芯片共同组成。这块无源硅片也被称为无源转接板，主要作用是为IC芯片提供支撑，同时其表面的RDL（再分布层）是实现芯片间横向通信的核心结构，相关结构可参考图1和图2最右侧所示，这种集成方式即为2.5DIC集成。

随着IC芯片集成密度和引脚数量的持续提升，以及IC衬底间距与尺寸的不断缩小，传统封装基板已无法满足当前IC芯片的使用需求，而采用中间基板（无源转接板）则能有效解决这一问题。图3、图4和图5展示了该技术的部分实际应用案例，其中图3和图4中的样品采用了台积电（TSMC）自主研发并运营的一站式垂直集成制造工艺（CoWoS，即芯片-转接板晶圆-封装基板堆叠工艺）进行制造与组装，图5中的样品则由多方协作完成，其中包含TSV/RDL转接板的制造以及MEOL工艺的应用，MEOL的具体定义可参考相关技术规范。

TSV/RDL无源转接板的实际应用

从图3至图5的实际样品中可以清晰看出，即便封装基板采用12个积层结构（6-2-6），仍无法满足四个28nm FPGA芯片的使用需求。为此，还需搭配一块具备四个顶部RDL层（包含三个铜大马士革层和一个铝层）的TSV硅转接板，该转接板的TSV直径为10um、深度为100um。其核心原因在于，为提升器件制造良率、降低生产成本，采用台积电28nm工艺制造的大型SoC芯片会被切割为四个较小的FPGA芯片，这些FPGA芯片之间的10000余个横向互连，主要通过转接板上最小间距为0.4um的RDL实现。RDL与钝化层的最小厚度约为1um，每个FPGA芯片拥有超过50000个带有焊料帽层的铜柱微凸点，转接板上的微凸点总数则超过200000个，微凸点间距为45um，相关细节可参考图3至图5。由此可见，无源TSV/RDL转接板非常适用于极细间距、高I/O数量、高性能以及高密度的半导体IC应用场景。

转接板的制造

转接板的制造过程主要包含两个关键环节，分别是TSV的制造和RDL的制造，以下将对这两个环节的具体工艺进行详细说明。

TSV的制造工艺流程如图6所示，首先通过热氧化或等离子体增强化学气相沉积（PECVD）工艺在硅衬底表面形成SiN/SiO₂绝缘层。随后，经过光刻胶涂覆与TSV光刻工艺处理后，采用Bosch型深反应离子刻蚀（DRIE）技术将TSV通孔刻蚀至硅衬底内部，形成深宽比为10.5的通孔结构。接下来，通过亚大气化学气相淀积（SACVD）工艺对蚀刻后的TSV结构进行SiO₂衬垫处理，再依次沉积Ta阻挡层并采用物理气相沉积（PVD）技术进行镀铜填充，最终完成TSV结构的制备。制备完成的盲孔TSV顶部开孔直径约为10um，深度约为105um，深宽比维持在10.5。由于该通孔结构具有较高的深宽比，因此采用自下而上的电镀机制，以确保场区铜层厚度合理且TSV结构无缝隙。

图7为TSV横截面的扫描电子显微镜（SEM）图像，从图像中可观察到TSV底部直径略有减小，这是蚀刻工艺过程中的正常现象。场区铜层厚度控制在5um以内，电镀完成后需在400℃环境下进行30分钟的退火处理。为完成整个TSV制造工艺，最后通过化学机械抛光（CMP）技术去除场区多余的铜层。

目前RDL的制造主要有两种成熟方法。第一种方法是采用聚合物材料作为钝化层，常用的聚合物包括聚酰亚胺（PI）PWDC1000、苯并环丁烯（BCB）环烯4024-40、聚苯并双恶唑（PBO）HD-8930以及氟化芳香族AL-X2010等，金属层则通过电镀（如电镀铜）工艺制备。该方法已被外包半导体组装和测试（OSAT）企业广泛应用于RDL制造（无需使用半导体设备），适用于晶圆级（扇入）芯片规模封装、嵌入式晶圆级（扇出）球栅阵列封装以及（扇出）再分布芯片封装等场景。第二种方法是铜大马士革方法，该方法由传统半导体后道工艺改进而来，主要用于制备铜金属RDL，图3至图5中的RDL均采用该方法制备。总体而言，铜大马士革方法能够制备出更薄的结构（包括介质层和铜RDL），且可实现更细的线宽、间距以及更高的集成精度。详细的工艺将在之后的文章介绍。

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