SPI低速通信正常，一提速就报错：别先改代码，先看波形

SPI低速通信正常，一提速就报错：别先改代码，先看波形

很多板子调SPI时都会遇到一个很典型的现象。

1MHz、5MHz通信完全正常，数据也对。

把SCLK提到20MHz、40MHz以后，开始偶发读错、CRC错误，甚至设备直接没有响应。

这时候大家最先做的往往是改延时、改SPI Mode、加重试。

这些当然要确认，但如果低速稳定、高速才出错，第一反应应该从“代码逻辑”转向“信号波形”。

SPI频率不算很高，为什么也会有信号完整性？

关键不是只看20MHz这个数字，而是看IO边沿有多快。

一个20MHz时钟，周期是50ns，但MCU输出脚的上升沿可能只有1ns甚至更快。对于PCB走线来说，它看到的是这个快速边沿，而不是平均时钟频率。

边沿足够快、走线足够长以后，PCB走线就开始表现出传输线特性，阻抗不连续会产生反射。

结果就是SCLK或MOSI上出现过冲、下冲、振铃。

图1：数字信号边沿过快、阻抗不连续时，容易出现明显过冲和下冲。

为什么低速没问题，高速就暴露？

低速时，每个周期之间有足够时间让振铃衰减，采样点往往落在已经稳定的电平上。

提速以后，新的边沿很快又来了。如果振铃还没完全停，接收端可能在门限附近多次穿越，造成错误触发。

尤其是SCLK，这根线一旦多出一个假边沿，就可能让整个数据位对齐错一位。

图2：振铃会让信号在目标电平附近反复摆动，高速采样时可能直接变成错误边沿。

先用示波器看，不要只用逻辑分析仪

逻辑分析仪看到的是0和1，它会把一个很难看的模拟波形重新解释成数字结果。

要判断SPI为什么提速后出错，最好用示波器直接看SCLK、MOSI、MISO和CS。

重点看三件事：有没有明显过冲和振铃；时钟到数据之间有没有足够建立时间；CS和第一拍时钟之间有没有满足器件要求。

探头也要注意。长鳄鱼夹地线本身会引入额外电感，可能把原本不严重的波形测得很难看。尽量用短接地弹簧或合适的高速探头。

图3：错误终端或反射严重时，数字链路可能出现窄脉冲，接收端容易把它识别成额外跳变。

一个很常用的办法：源端串小电阻

如果问题主要是驱动边沿太快，可以在SCLK、MOSI等输出端靠近驱动器串一个小电阻。

它不是简单“限流”，而是在增加源端阻尼，让边沿稍微缓一点，减少反射和振铃。

实际值不是固定33Ω或47Ω万能。常见会从10Ω到几十欧开始试，再结合示波器看波形。

电阻太小，振铃压不住；太大，又可能让边沿过慢，导致时序裕量变差。

图4：改变串联终端电阻后，振铃和边沿速度都会变化，需要在波形稳定与上升时间之间找到合适点。

再检查这几个Layout细节

SCLK尽量短，避免长Stub；一主多从时不要随便做很长的星形分叉；信号下面保持连续参考地；驱动端串联电阻要靠近输出脚，而不是放到接收端附近。

如果是排线、杜邦线或板间连接器，问题会更明显，因为这时走线更长、阻抗更难控制。

SPI低速正常、高速出错时，别只在代码里继续加Delay。

先用示波器确认接收端真正看到的SCLK和数据，到底还是不是你以为的方波。

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审核编辑 黄宇

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